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CY2SSTV857
.......................... Document #: 38-07464 Rev. *F Page 7 of 8
tPZL, tPZH
Output Enable Time[12]
(all outputs)
325
ns
tPLZ, tPHZ
Output Disable Time[12]
(all outputs)
38
ns
tCCJ
Cycle to Cycle Jitter [10]
f > 66 MHz
–75
–
75
ps
tjit(h-per)
Half-period jitter[10, 13]
f > 66 MHz
–100
–
100
ps
tPLH(tPD)
Low-to-High Propagation Delay, CLK to Y
Test Mode only
1.5
3.5
7.5
ns
tPHL(tPD)
High-to-Low Propagation Delay, CLK to Y
1.5
3.5
7.5
ns
tSK(O)
Any Output to Any Output Skew[14]
100
ps
tPHASE
Phase Error[14]
–50
50
ps
Notes:
12. Refers to transition of non-inverting output.
13. Period jitter and half-period jitter specifications are separate specifications that must be met independently of each other.
14. All differential input and output terminals are terminated with 120
/16 pF, as shown in Figure 5.
AC Electrical Specifications (AVDD = VDDQ = 2.5V±5%, TA = 0°C to +85°C)(continued)
[9, 10]
Parameter
Description
Condition
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Unit
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